当产生门控时钟的人组逻辑多达一级时，证设计项目的可靠性显得很艰难。即使样机或建模结果没表明出有静态险象，但实质上依然有可能不存在着危险性。一般来说，我们不应当用多级人组逻辑去钟触PLD设计中的触发器。
图7得出一个所含险象的多级时钟的例子。时钟是由SEL插槽掌控的多路选择器输入的。多路选择器的输出是时钟（CLK）和该时钟的2方波（DIV2）。由图7的定点波形图显现出，在两个时钟皆为逻辑1的情况下，当SEL线的状态转变时，不存在静态险象。
险象的程度各不相同工作的条件。多级逻辑的险象是可以除去的。
图7有静态险象的多级时钟 图8得出图7电路的一种单级时钟的替代方案。图中SEL插槽和DIV2信号用作使能D触发器的使能输出末端，而不是用作该触发器的时钟插槽。
使用这个电路并不需要可选PLD的逻辑单元，工作却可信多了。有所不同的系统必须使用有所不同的方法除去多级时钟，并没相同的模式。 图8无静态险象的多级时钟 行波时钟 另一种风行的时钟电路是使用行波时钟，即一个触发器的输入用于另一个触发器的时钟输出。
如果细心地设计，行波时钟可以象全局时钟一样地可信工作。然而，行波时钟使得与电路有关的定点计算出来显得很简单。行波时钟在行波链上各触发器的时钟之间产生较小的时间位移，并且不会远超过最坏情况下的创建时间、维持时间和电路中时钟到输入的延时，使系统的实际速度上升。 用计数刷转型触发器包含异步计数器经常使用行波时钟，一个触发器的输入钟控下一个触发器的输出，参见图9实时计数器一般来说是替换异步计数器的更佳方案，这是因为两者必须某种程度多的宏单元而实时计数器有较慢的时钟到输入的时间。
图10得出具备全局时钟的实时计数器，它和图9功能完全相同，用了某种程度多的逻辑单元构建，却有较慢的时钟到输入的时间。完全所有PLD开发软件都获取多种多样的实时计数器。
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